در این مقاله، مقایسه گر دینامیکی تک-فاز با اضافه نمودن یک لچ NMOS کمکی در گره خروجی و دو ترانزیستور NMOS کلاک دار در گره های داخلی آن بهبود داده شده است. این لچ و ترانزیستورهای NMOS کلاک دار، بدون افزایش اثر بارگذاری خازنی و نویز بازگشتی بر روی طبقات قبلی و بعدی مقایسه گر، موجب افزایش سرعت مقایسه گر شدند. مقایسه گر پیشنهادی با صرف توان تلفاتی دینامیکی تقریبا یکسان نسبت به مقایسه گر متداول دارای سرعت بالاتر است. برای نشان دادن بهبود ویژگی های مذکور، مقایسه گرهای پیشنهادی و متداول در نرخ نمونه برداری-GS/s2 در پروسه 0. 18-μ m CMOS آنالیز و شبیه سازی گردیدند. در این مورد، خروجی های مقایسه گر پیشنهادی نسبت به مقایسه گر متداول تقریبا 18 پیکوثانیه (9%) سریع تر تعیین شدند. همچنین برای مقایسه عملکرد مقایسه گرهای پیشنهادی و متداول در مبدل ها، دو مبدل فلش 4-بیتی با به کارگیری مقایسه گرهای پیشنهادی و متداول در بلوک زنجیره های مقایسه کننده شان در فرکانس نمونه برداری-GS/s2 طراحی و شبیه سازی شدند. نتایج شبیه سازی ها، ضرایب شایستگی مبدل ها (FOM) با مقایسه گرهای پیشنهادی و متداول را به ترتیب pJ/conv. step-61/0 و pJ/conv. step-72/0 و تعداد بیت موثر خروجی (ENOB) مبدل ها را به ترتیب Bit-74/3 و Bit-45/3 نشان می دهند. علاوه بر آنآنآآ«، توان های تلفاتی آرایه مقایسه گرها در دو مبدل با مقایسه گرهای پیشنهادی و متداول به ترتیب – mW23/4 و – mW09/4 می باشند. همچنین تلفات توان دو مبدل، بدون توان های تلفاتی آرایه مقایسه گرهایشان به ترتیب mW-03/12 و mW-70/11 است.

1در برنامه های تامین انرژی حسگرهای کم توان، مواردی وجود دارد که انرژی باید از یک باتری کم توان به یک مرحله خازن بار خروجی انتقال داده شود. این مقاله یک مدار شارژ آدیاباتیک با رویکرد سوییچ های موازی ارائه می دهد که به یک باتری کم توان متصل شده و با استفاده از یک مبدل باک که در حالت CCM عمل می کند خازن بار را شارژ می کند. از یک کنترل کننده گیت سوییچ های موازی (GCPS) به منظور افزایش زمان وظیفه سیگنال ورودی سوییچ های مبدل باک استفاده شده که با کنترل جریان سلف، خازن بار را در 256 گام، شارژ می کند. رویکرد سوییچ های موازی پیشنهادی به منظور بهبود بازدهی انرژی در توان های انتقالی مختلف استفاده شده و متشکل از یک حسگر جریان، مقایسه گر، لچ R-S، سوییچ های pMOS موازی و سوییچ های NMOS موازی است. در توان های انتقالی زیاد، سوییچ های بزرگ با سوییچ های کوچک موازی شده که نتیجه در کاهش تلفات هدایت دارد. همچنین، در توان های انتقالی پایین، با خاموش کردن سوییچ های بزرگ pMOS/NMOS، مجموع تلفات سوییچینگ به صورت قابل توجهی در طول عملیات شارژ کاهش یافته است. مدار پیشنهادی در یک فناوری 0.18µm CMOS طراحی و شبیه سازی شده است. بازدهی مدار ارائه شده در طول یک دوره شارژ کامل به ازای متوسط توان ورودی بین 0.5mW تا 30mW، بیش از 80% درصد است.

در این مقاله یک مدار دینامیکی جدید برای کاهش توان مصرفی مقایسه کننده های نشانه پیشنهاد می شود. برای کاهش توان مصرفی در مدار دینامیکی پیشنهادی از ترانزیستورهای NMOS برای پیش بار گره دینامیکی استفاده شده است. بدین طریق دامنه تغییرات ولتاژ گره دینامیکی کم شده و توان مصرفی کاهش می یابد. شبیه سازی گیت های OR عریض و مقایسه کننده های نشانه 40 بیتی با استفاده از نرم افزار HSPICE در فناوری 90 نانومتر CMOS انجام شده است. نتایج شبیه سازی گیت های OR 32 بیتی در تأخیر یکسان، 42% کاهش توان و 1. 68 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دینامیکی متداول نشان می دهند. همچنین نتایج شبیه سازی بیانگر 52% و 16% کاهش به ترتیب در توان مصرفی و تأخیر مقایسه کننده نشانه پیشنهادی نسبت به نوع متداول آن تحت مصونیت در برابر نویز یکسان است.

در این پژوهش، حجم حساس و بار بحرانی یک حافظه SRAM با تکنولوژی 65 نانومتری CMOS، به عنوان دو کمیت مهم در محاسبات ترابرد پرتو در رخداد به هم ریختگی تک حادثه ای (SEU) که رایج ترین رخداد در تحقیقات فضایی محسوب می شود، تعیین شد. بدین منظور، ابتدا یک سلول حافظه متشکل از ترانزیستورهای NMOS و PMOS با استفاده از نرم افزار Silvaco TCAD شبیه سازی شد. برای تعیین دو کمیت مذکور، پرتو با مقادیر مختلف از انتقال خطی انرژی (LET) به نواحی گوناگون ترانزیستورها تابانده شد و ولتاژ خروجی مورد بررسی قرار گرفت. بار بحرانی به عنوان کمترین بار لازم برای تغییر وضعیت منطقی سلول، با انتگرال گیری از جریان درین در لحظه تغییر وضعیت ولتاژ خروجی حاصل شد. برای تعیین حجم حساس نیز کمینه LET که در هر نقطه منجر به تغییر در وضعیت منطقی خروجی ها می شود، معیاری از حساسیت در نظر گرفته شد. نتایج ضمن تطابق با مراجع، مقادیر حجم حساس و بار بحرانی را به ترتیب µm3 054/0 و fC 48/1 نشان دادند.